下面的电路可参见《数字工程》[美]G.K.科斯托普洛斯著，王玉龙，蔡勇译，张其善校，人民邮电出版社1981年出版。

下面的电路可参见《电子数字计算机》南京大学，西北电讯工程学院，南京有线电厂合编，江苏科技出版社1973年出版。

下面的电路可参见《计算机电子线路与数字逻辑》（修订版），李新荃，王魁臣主编，东北大学1997年出版。

下面电路可参见《数字电路实用基础》，[日]石坂阳之助著，冯重熙译，高等教育出版社1982年出版。

下面的电路可参见《逻辑设计的问题和解答》[加]D.齐索斯著，刘永才，左孝凌译，何国森校，上海科学技术文献出版社1982年出版。本书根据1979年D.齐索斯著的《PROBLEMS AND SOLUTIONS IN LOGIC DESIGN》一书（第二版）翻译而成。

下面的电路可参见《数字电子电路》薛瑞福，马国琳编，高等教育出版社1983年出版。

下面的电路可参见《数字电路与逻辑设计》张毅编，汪雍，刘元于审，人民邮电出版社1982年出版。

下面的电路可参见《数字电路》上册，上海师范大学物理系，编，上海人民出版社1975年出版。

下面的电路可参见《数字电路与微处理机》[美]H.陶布编，印丕勤，陆嘉宝，刘舒译，印丕勤校，中国建筑工业出版社1987年出版。

下面的电路可参见《微计算机原理》严家万，张石民，何永明编，电子工业出版社1986年出版。

下面的电路可参见《数字电路与逻辑设计》张端编，高等教育出版社1985年出版。

下面的电路可参见《数字工程》[美]G.K.科斯托普洛斯著，王玉龙，蔡勇译，张其善校，人民邮电出版社1981年出版。

下面的电路可参见《电子数字计算机》南京大学，西北电讯工程学院，南京有线电厂合编，江苏科技出版社1973年出版

图5-1是用非门F、与非门YF、与或非门YHF（每个与或非门由1个与非门及1个与或扩展器构成）集成电路所组成的两个单元线路全加器方案。现在通过这两种方案的比较来具体说明应如何选择设计方案。图5-1（a)的逻辑关系式为：

半加和：

S      =A     *A       *B      +B      *A     *B

  k        k      k        k        k       k     k    

      =A     (A     +B      )+B      (A       +B       )      

         k      k       k       k       k         k    

     =A     *B      +B       *A  

        k      k         k        k            

全加和：          

∑    =S      *π         +S     *π            

   k      k       k-1         k      k-1

=S      *π         *S          *π  

    k       k-1         k           k-1

=(S      +π       )(S     +π       )      

    k       k-1      k       k-1

=S      *π      +S       *π

   k        k-1     k       k-1

进位：

π     =A      *B      *S      +A    *B     *π

   k       k        k      k      k      k      k-1                                

=A     *B     (S     +π     ）    

   k      k     k        k-1

=A     *B     *S    π

    k      k     k     k-1    

=A     *B     +S    *π                          

    k      k     k      k-1

=A     *B     +S    *π

    k     k      k     k-1

用同样方法亦可得到图5-1（ b)的逻辑关系式为：

半加和：

S    =A   *B   +B   *A

  k     k    k    k     k

全加和：

∑    =S     *π    +S   *π

   k     k      k-1     k    k-1

进位：

π    =A    *B     +(A     +B     )*π

  k      k     k       k      k        k-1

如图5-2中的加法器是由图5-1的（a）或(b)方案的全加器构成，进位信号是一位接着一位串行传送的，那么这种加法器做一次加法的时间是很长的。

由于数码是串行传递的，因此关键问题在于进位的处理，这是与并行运算不同的。

当进行第k-1位的运算，即进行x    +y     +π    的运算时，

                             k-1    k-1      k-1

从加法器输出的有全加器和∑   及进位π    。

                           k-1        k-1        

当进行第k位运算，即x    +y    +π     时，                                              

          k    k     k-1

显然必须设法使前一位运算得到的π   保留一段时间，以供第k位运算用。

                                 k-1

图5-1采用带有维持阻塞的可控触发器C来保存π    ，如π     =1为高电位，

                                            k-1        k-1

经反相器F后，变为低电位，加于触发器的电位输入端，下一工作脉冲一来就将触发器C置为“1”状态；反之，若π   =0经反相器F后。低电位变为高电位加于触发器的电位输

                         k-1

入端，下一工作脉冲一来就将触发器C置为“0”状态。                                                          

起始时，由专门的脉冲使C2处于“0”状态，即“0”端输出为高电平，打开门YF1，而YF2被关闭，数x沿着原码通道传送，当出现第一个1时，此1信号通过YF1的同时，也通过反相器F1，将C1置为“1”状态。当“1”信号通过YF1后，此信号经延迟元件YC1将C1置“0”，于是YF2被打开，YF1被关闭，数码就通过反码通道传送。这样就在HF的输出端上得到了x的补码。

下面的电路可参见《计算机电子线路与数字逻辑》（修订版），李新荃，王魁臣主编，东北大学1997年出版.

表4-24全加器真值表

S    =A     B     C

  i     i      i      i

C   =A   B    +B   C   +A   C   =A   B    +C     (A     B    ）  

  i     i   i      i    i    i    i     i   i     i       i      i

下面的电路图可参见《实用逻辑电路分析与设计》，程林福，王雁汀编，上海科学技术文献出版社1981年出版。                                                                                              

根据题意Ai为被加/被减数，Bi为加/减数，Ci-1为来自低位的进位/错位。相加（减）产生的“和”（“差”）及进位（借位）分别为Si/Di及Ci+/Ci-另外，为了控制作“加”或“减”运算，还必须有一个加减控制端OP。当OP=1时作全加，OP=0时作全减。根据二进制加减运算法则，可以列出真值表（表3.1）。

（2）列逻辑函数式

根据上面的真值表对两个输出逻辑函数式Si/Di和Ci+/Ci-分别列出“与或”逻辑函数式。为了书写简便起见，对真值表中的每一行编以十进序号，并以该行序号代替函数标准式中的每一个“与”项。（例如序号“0”代替“与”项OP  C   i-1  B    i    A      i,"1"代替“与”项   OP  C  i-1   B   i  Ai)。因此      

     Si/Di=∑(1、2、4、7、9、10、12、15)，

     Ci+/Ci-=∑(2、4、6、7、11、13、14、15)，

(3)简化逻辑函数式

分别将上述两个函数式中的每一项逐项读入卡诺图（图3.1、图3.2）。读入的小方格记“1”，其余均为“0”。

分别对上面两个卡诺图中的小方格进行复合，并读出逻辑函数式如下：

Si/Di=Ci-1(Ai      Bi)+    Ci-1    (Ai     Bi)

  =Ci-1      Bi       Ai                    

Ci+/Ci-=Ci-1Bi+Ci-1*  Bi  OP   Ai  +Ci-1  Bi *OP*Ai+  Ci-1  *Bi  OP  Ai +Ci-1  Bi*OPAi                      

=C   B   +C    B   (  OP  A  +OPA   )+C   B   (  OP  A  +OPA     )    

  i-1   I     i-1  i           i      i     i+   i          i       i

=C    B   +(C    B    +C    B   )(   OP   A   +OPA  )  

   i-1   i     i-1   i      i-1   i             i       i                  

      =C   B   +(C    B   )(   OP    A   )  

        i-1   I     i-1   I               i  

=C    B     *(C    B    )*(   OP    A  )    

   i-1    i       i-1  i                i          

(4)画逻辑图

根据上述求得的逻辑函数式可画出逻辑图（图3.3）

第六部分 存储器电路

下面的电路可参见《微计算机原理》严家万，张石民，何永明编，电子工业出版社1986年出版。

二、可编程的只读存储器PROM

在固定ROM中所存储的内容是由制造厂家在生产过程中事先确定的，在使用过程中用户不能作任何变动，这种ROM适用于同用的固定程序，而对于一些特殊的需要就不适合了。为此制造厂家设计了一种可编程的ROM，用户在使用前可以根据需要自行编制ROM中的内容。PROM的存储单元电路如图6.16所示。晶体管T的集电极连至电源，它的基极和字线相连，发射极通过熔丝和位线相连，串联在发射极上的熔丝可以是多晶硅材料，也可以是镍铬合金，出厂时熔丝全部接通，即管子的输出全部和位线相连。在使用前若利用编程写入器对选中的单元通以足够大的电流（一般在20~50毫安之间）将熔丝烧断，则晶体管输出不和位线相连。若设熔丝接通的单元输出逻辑0，则熔丝断开的单元一定输出逻辑1. 由于熔丝烧断后不能再恢复，所以PROM中存储的内容一经使用者写好不能再改变，换句话说，PROM的存储内容可以由使用者编写，但只能编写一次。

三、可檫去可再编程的只读存储器（EPROM)

(一）基本存储单元电路

在制造ROM的过程中，若采用一个新型的器件——浮置雪崩结MOS电荷器件，这样制作的ROM在写入程序以后可以用紫外线擦去，擦去以后还可重新存储新的内容，具有这种功能的ROM称之为可擦去可再编程的ROM(EPROM)。为了说明EPROM的工作原理，首先介绍浮置栅雪崩结MOS电荷器件。浮置栅雪崩器件可以采用P沟道MOS管制作，也可以采用N沟道MOS管制作（如INTEL2706和2716等）。采用N沟道MOS管制作的电路如图6.17所示，由多晶硅材料制作的栅极与基底相隔1000埃，由于栅极被SiO2所包围，通常称为浮置栅，控制栅（又称选择栅），则直接连接到字线上。

该电路的工作过程如下：平时浮置栅上没有积累电荷，管子的开启电压VT较低，若在其控制栅加上正向电压时管子呈现导通状态（这表示ROM所存的信息为1）。如果在漏极和衬底、漏极和源极之间加上+25伏的电压，这一电压足以衬底和漏极之间的反向PN结产生雪崩击穿，从而形成较大的电流，由于漏极接电源正端，源极接电源负端，漏源之间的电压在SiO2介质中产生电场，这一电场促使源极附近的电子向漏极运动，这一部分电子在向漏极运动的过程中被浮置栅“俘获”，亦即在浮置栅上产生电子积累。当漏源之间的+25伏电压移去后，在浮置栅上积累的电子就会在P型衬底与SiO2的交界处感应出空穴，即感应出P型沟道，这样使管子更不易导电，相当于管子开启电压VT提高。在这种情况下即使控制栅加上正向电压，管子仍不能导通（这表示ROM所存的信息为0）。当漏源之间正电压移去后，浮置栅上积累的电子由于没有放电通路，在125℃条件下经过10年之后仍能保存70%的电荷，这样使该器件长期处于截止状态。若要使它恢复，只要用紫外线照射10~30分钟，在紫外线的照射下，光电流又使浮置栅上积累的电子回到衬底，浮置栅雪崩结MOS器件重新恢复到它的起始状态。上述的电路在实际工作时有两个缺点：一方面需要一个紫外线光源，另一方面擦去时间较长（约为10~30分钟），在需要快速编程的场合，该电路就不适合了。目前有一种改进的电路即电擦去浮置栅雪崩结MOS器件（又称EAROM），其取数时间约为1微秒，擦去信息的时间和编程的时间一样，可减少到1秒。

下面的电路可参见《计算机电子线路与数字逻辑》（修订版），李新荃，王魁臣主编，东北大学1997年出版。

当时钟信号CP=1时，传输门TG1导通，TG2截止，这时，B=A，C=  A  ，输出端E和输入断开。E的状态不变，待CP=0之后，虽然TG1截止，但是，由于C1放电的时间常数非常非常大，所以C1上所有的电荷不易放掉，使B=A的状态得以保持。同时，由于TG2导通所以D=C=  A  。经T2,T4构成的非门取反，使E=  D  =A。当CP变成高电平之后，TG2截止，C2上所存电荷同样不易放掉，使E=A直到CP再一次变为低电平为止。  

T1~T4构成基本RS触发器。用它记忆一位二值代码。T5,T6为门控管。当字线Xi=1时，T5,T6导通，使基本RS触发器的输出端Q和  Q   与位线D和  D  接通。这说明第i行的存储单元被选中。而在Xi=0时，T5,T6截止，基本RS触发器与位线之间的联系被切断。就是说这一行的存储单元没被选中。T7，T8是同一列存储单元共用的两个门控管。当Yi=1，T7，T8到庭，第i列的存储单元被选中。而Yi=0时，T7，T8截止，说明这一列的存储单元没被选中。R/ W 为读/写控制端。（I/O）为输入/输出端。在该存储单元被选中的前提下，R/ W     =1时三态门A2,A3处于高阻态，A1处于工作状态。这时触发器输出端Q通过T5,T7与（I/O），端接通，将存储单元存放的数据读出。在R/ W =0时，三态门A1处在高阻态，而A2,A3处于工作状态。这时，将（I/O）的数据通过A2,A3得到两个互补数据。再经过门控管加到触发器的Q和 出 Q 端，达到了写入数据的要求。图8-6示出了用这种存储单元组成存储矩阵的连接方式。4096个存储单元排成64行乘64列矩阵，为4096*1位RAM。当行地址译码器输出X0=1，列地址译码器输出Y0=1时，第0行第0列的0-0存储单元被选中。每输入一个地址，就会选中一个存储单元。

2.动态存储单元

图8-7示出了三管动态MOS存储单元电路。T2为存储管。信号以电荷的形式存在T1管的栅极电容C上。电容C上的电压控制T1管的开关状态。T1为写门控管。T3为读门控管。T4为同一列存储单元共用的预充电管。这种存储单元的写字线和读字线是分开的。写字线控制写门控管T1，读字线控制读门控管T1. 进行读操作时，首先在T4的栅极加预充脉冲，使T4导通，对C0充电。其结果读位线上的电平为高电平。然后令读字线的电平为高电平，使T3导通。若电容C上存有电荷，且vc大于T2的开启电压，则T2导通，C0经T3，T2放电，使读位线的电平变为低电平。如果电容C上没有电荷，那么T2截止，Cd没有放电通路，读位线的电平仍然为预充的高电平，读位线的电平与电容C上的电压的相位相反，即与写位线上的电平相反。

8.3.2RAM的结构

图8-8示出了RAM的结构框图。它由地址译码器、存储矩阵、读/写控制电路组成。存储矩阵由若干个存储单元组成，用来存储二值代码。地址译码器将输入的地址码译成某一条字线信号，使这条字线上的存储单元被选中，然后才能进行读或写操作，读/写控制电路用来控制电路的工作状态。R/W=0时，进行写操作，R/W=1时，进行读操作。由于RAM芯片的集成度有限，所以一片RAM不可能满足大量数据存储的要求。为了用多片RAM组成一个容量更大的存储器，一般的RAM的读/写控制电路上都加片选输入端  CS   (或CS)。